大家好，今天小编关注到一个比较有意思的话题，就是关于fpga数码管动态显示vhdl设计的问题，于是小编就整理了2个相关介绍FPGA数码管动态显示vhdl设计的解答，让我们一起看看吧。
感觉FPGA困难迷茫，如何掌握这门技能？
经常看到状态机中一个状态拉高输出完成信号然后下一状态拉低，这样的话状态信号拉高的时间也就是该模块的 一个时钟周期，这样的话外部模块在检测该信号时的检测时钟就不能小于该时钟了。 因此我想把这个信号一直拉高，直到下一次执行操作的开始再重新复位该信号以保障外部模块能准确检测到该信 号然后向该模块发送操作命令。但是具体实现时这个复位信号应该怎么放呢？
VHDL语言编程用什么编译软件比较好？
VHDL语言是用来描述硬件的语言，通常用于CPLD和FPGA的硬件程序设计VHDL语言的编译环境可由所用芯片厂商提供，如ALTERA公司的QuartusII等软件，还可由第三方综合软件来进行编译如Synplify等。一般一些嵌入式系统设计，fpga设计，等书籍里有相关的介绍
到此，以上就是小编对于fpga数码管动态显示vhdl设计的问题就介绍到这了，希望介绍关于fpga数码管动态显示vhdl设计的2点解答对大家有用。
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