大家好，今天小编关注到一个比较有意思的话题，就是关于VHDL七段数码管显示实验报告的问题，于是小编就整理了1个相关介绍VHDL七段数码管显示实验报告的解答，让我们一起看看吧。
用VHDL语言编写七段显示译码器，输入端口D输入0~9二进制数，译出的数码管显示码由X端口输出？
共阴极数码管：libraryieee;useieee.std_logic_1164.all;entityseven_segisport(D:instd_logic_vector(3downto0);--4bitslatchinputX:outstd_logic_vector(6downto0);--tosevensegment);endseven_seg;architecturearch_seven_segofseven_segi***eginprocess(D)begincaseDiswhen"0000"=>X<="1111110";--0numbertoshowwhen"0001"=>X<="0110000";--1when"0010"=>X<="1101101";--2when"0011"=>X<="1111001";--3when"0100"=>X<="0110011";--4when"0101"=>X<="1011011";--5when"0110"=>X<="1011111";--6when"0111"=>X<="1110000";--7when"1000"=>X<="1111111";--8when"1001"=>X<="1111011";--9whenOTHERS=>X<=(OTHERS=>'0');endcase;endprocess;endarch_seven_seg;
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